用90nm CMOS数字工艺实现的低抖动时钟锁相环设计(英文)

被引：4

作者：

尹海丰 ^{[1
]}

王峰 ^{[2
]}

刘军 ^{[2
]}

毛志刚 ^{[1
]}

机构：

[1] 哈尔滨工业大学微电子中心

[2] 浩凯微电子(上海)有限公司

来源：

半导体学报 | 2008年 / 08期

关键词：

锁相环; 鉴频鉴相器; 电荷泵; 压控振荡器;

D O I：

暂无

中图分类号：

TN43 [半导体集成电路（固体电路）];

学科分类号：

摘要：

用90nm CMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.

引用

页码：1511 / 1516

页数：6

共 7 条

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Oscillator phase noise:a tutorial. Lee T H,Haji miri A. IEEEJ Sol-id-State Circuits . 2000

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[3]

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[4]

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[6]

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