适于SoC的统一设计语言SystemVerilog

被引：2

作者：

黎宝峰

陈杰

颜永红

机构：

[1] 湖南大学应用物理系

[2] 中国科学院微电子中心

来源：

半导体技术 | 2003年 / 12期

关键词：

片上系统; 建模; 验证;

D O I：

10.13290/j.cnki.bdtjs.2003.12.009

中图分类号：

TN402 [设计];

学科分类号：

摘要：

顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog。本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例。SystemVerilog是C、C++、Superlog和Verilog的混合,它极大地扩展了抽象结构层次的设计建模和验证的能力,是SoC设计的最佳统一语言。

引用

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