多码率QC-LDPC译码器设计与实现

被引：1

作者：

陈赟 ^{[1
]}

陈翔 ^{[2
]}

赵明 ^{[2
]}

王京 ^{[2
]}

机构：

[1] 厦门大学信息科学与技术学院

[2] 清华大学信息技术研究院

来源：

通信技术 | 2011年 / 44卷 / 02期

关键词：

多码率; QC-LDPC译码器; 偏移值最小和算法; 现场可编程门阵列;

D O I：

暂无

中图分类号：

TN911.22 [信道编码理论];

学科分类号：

070104 ; 081101 ;

摘要：

低密度奇偶校验码(LDPC)是目前最有效的差错控制手段之一,而其中准循环LDPC码(QC-LDPC)应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHZ时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/s以上。

引用

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