数字锁相位同步提取的VHDL实现

本文设计了一种在数字通信系统中的数字锁相位同步提取方案,详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现,并在QuartusII开发平台上仿真验证通过。本设计采用VHDL语言编程且在FPGA芯片上实现,具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点,增强了系统的可靠性和稳定性。经验证该位同步提取设计方案能够快速的提取位同步时钟,稳定性好。