同步电路设计中CLOCK SKEW的分析

被引：2

作者：

康军

黄克勤

张嗣忠

机构：

[1] 东南大学国家专用集成电路系统工程技术研究中心

[2] 南京经济学院计算机系

[3] 东南大学国家专用集成电路系统工程技术研究中心南京

[4] 南京

来源：

电子器件 | 2002年 / 04期

关键词：

clock skew; 同步电路; 时钟树; 时钟信号;

D O I：

暂无

中图分类号：

TN402 [设计];

学科分类号：

080903 ; 1401 ;

摘要：

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中 0 clock skew和非 0clock skew时钟分布对电路性能的影响 ,分析了通过调整时钟树中 CL OCK SKEW来改善电路性能的方法 ,从而说明非 0 clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。

引用

页码：431 / 434

页数：4

共 4 条

[1]

Digital Integrated Circuits A Design Perspective. Jan M.Rabaey. PRENTICE HALL International,Inc .

[2]

Dem onstration ofSpeedEnhancementsOnAnIndustrialCircuitThroughAp-plication ofNon- zeroClockSkew scheduling. DimitriosVelenis,KevinT Tang,IvanS.Kourtev,VictorAdler,FranklinBaez. Electronics,Circuits andSystem s,2001,ICECS2001.The8thInternationalConference on . 2001

[3]

Timing Optimization Through Clock Skew Scheduling. Ivan S.Kortev,Eby G.Friedman. KLUWER ACA-DEMIC PUBLISHERS .

[4]

AdvancedAsicChipSynthesis:U singSynopsysDesignCompilerAndPrim etime. HimanshuBhatnagar. KL U WER ACADEMIC PU BL ISHERS .

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