共 4 条
多线程非阻塞指令Cache设计
被引：3
作者：
胡孔阳
[1
,2
]
陈鹏
[1
,2
]
桑红石
[1
,2
]
机构：
[1] 华中科技大学图像识别与人工智能研究所
[2] 华中科技大学多谱信息处理技术国家级重点实验室
来源：
关键词：
多线程;
非阻塞;
Cache;
System Verilog;
仿真模型;
D O I：
10.19304/j.cnki.issn1000-7180.2012.05.033
中图分类号：
TP332 [运算器和控制器（CPU）];
学科分类号：
081201 ;
摘要：
非阻塞Cache是指Cache在等待预取数据返回时,还能继续提供指令和数据.首先分析了多线程非阻塞Cache的处理器需求,然后提出其时序要求和一种实现方案.利用SystemVerilog对该方案进行RTL级建模和性能评估.仿真结果表明,该方案可以很好地应用于多线程、乱序执行处理器的指令引擎设计之中.
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页数：5
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