基于FPGA与ARM的智能合并单元设计

针对智能变电站信息数字化、功能集成化、结构紧凑化的要求,分析了IEC 60044-8、IEC 61850-9-1/2标准对合并单元的定义,在此基础上设计了一种基于现场可编程门阵列(field-programmable gate array,FPGA)与高级RISC微处理器(advanced RISC machines,ARM)的智能合并单元。辅处理器FPGA负责多路数据的同步接收,并集成逻辑判别机制软件实现母线的并列运行和切换;主处理器ARM负责FPGA的实时控制并将采样值按IEC 61850-9-2标准通过以太网发送,采用预配置采样值控制块实现采样值传输模型的灵活定义,避免了制造报文规范(manufacturing message specification,MMS)映射的实现困难。试验结果表明了设计方法的可行性和正确性。