0.6μm CMOS静态分频器电路设计

被引：6

作者：

窦建华

钱立旺

王志功

梁帮立

机构：

[1] 合肥工业大学计算机与信息学院

[2] 东南大学射频与光电集成电路研究所

[3] 东南大学射频与光电集成电路研究所安徽合肥

[4] 安徽合肥

[5] 江苏南京

来源：

电气电子教学学报 | 2004年 / 01期

关键词：

分频器; CMOS工艺; 源极耦合逻辑; D触发器;

D O I：

暂无

中图分类号：

TN773 [变频器、混频器];

学科分类号：

080902 ;

摘要：

分频器目前已经广泛用于光纤通信系统和无线通信系统 ,本文提出了一个利用 0 .6 μm CM OS工艺实现的 1∶ 2静态分频器设计方法。在设计高速分频电路时 ,由于源极耦合逻辑电路比传统的 CMOS静态逻辑电路具有更高的速度 ,所以我们采用了源极耦合逻辑电路来实现 D触发器的设计 ,并用 Smart Spice进行了仿真。测试结果表明 ,当电源电压为 5.0 V,输入信号峰峰值为 1 .6 V时 ,电路可以工作在 580 MHz,功耗为 1 2 m W。本文提出的电路适用于 SDH STM- 1 /4的光纤通信系统。

引用

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