提出将JPEG2 0 0 0小波变换单元的熵编码单元作为整体进行设计 ,在两个单元间建立基于流水线的处理方式 ,充分考虑了JPEG2 0 0 0中两个单元间处理的一致性和资源共享性 ,提高了系统的处理速度 文中的结构具有灵活的可配置性 ,可以根据需要选择不同的小波滤波器 ,能够选择小波分解的次数 ,选择小波变换过程中数据延拓方式等 对硬件实现时的有限精度效应进行分析 ,确定了整个处理单元数据通路的数据宽度 最后 ,采用SMIC的 0 18μm工艺验证了文中的结构 ,整个结构约为 6 6 0 0等效门 ,最高处理速度约为 30 0MHz ;同时 ,文中结构还在Xilinx的XC2V2 0 0 0FPGA上进行了具体实现 与相关的结构进行性能比较结果表明 ,文中结构在设计复杂度、最高处理速度等方面都明显优于同类的设计结构