NRS FPU中浮点乘、除运算的合并设计

被引：2

作者：

王迎春

高德远

樊晓桠

牟澄宇

不详

机构：

[1] 西北工业大学航空微电子中心! 西安

来源：

计算机研究与发展 | 2000年 / 03期

关键词：

BOOTH; SRT; PLA; 浮点处理器; FPU;

D O I：

暂无

中图分类号：

TP332.2 [运算器];

学科分类号：

081201 ;

摘要：

ＮＲＳＦＰＵ是西北工业大学航空微电子中心研制的具有自主版权的协处理器．文中面向嵌入式应用描述了ＮＲＳＦＰＵ通用路径下浮点乘、除的合并设计．主要讨论了迭代计数器、除索引寄存器与乘数寄存器的合用、ＢＯＯＴＨ译码逻辑与除法的查找表结合、以及数据缩放与移位部件的共用．并结合具体实现，对浮点除算法中实现较复杂的商位产生算法进行了改进．与其它几种常见的处理器比较显示，ＮＲＳＦＰＵ规模小、速度高，是嵌入式应用的最佳选择．

引用

页码：313 / 318

页数：6

共 7 条

[1]

DSP on General-Purpose Processors. http//www. bdti. com/products/gpp. him . 1997

[2]

Comparison of single-and dual-pass multiply-add fused floating-point units. Jessani RM,Putrino M. IEEE Transactions on Communications . 1998

[3]

Algorithm for high speed shared Radix 4 division and radix 4 square root. Fandrianto J. In: Proc of the 8th Symposium on ComputerArithmetic, Villa Olmo Corno Italy . 1987

[4]

High speed RSA hardware based on low-power pipelined logic[Ph Dissertation]. Volker Schindler. . 1996

[5]

IEEE Standard for Binary Floating-point Arithmetic. Institute of Electrical and Electronics Engineers. ANSI/IEEE Std754-1985 . 1985

[6]

The MIPS R10000 superscalar microprocessor. Yeager K C. IEEE Micro Magazine . 1996

[7]

Military i387TM math coprocessor. Intel Tech Rep: 60056-7641 . 1996

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