静态时序分析在高速FPGA设计中的应用

被引：14

作者：

周海斌

机构：

[1] 南京电子技术研究所江苏省南京市

来源：

电子工程师 | 2005年 / 11期

关键词：

静态时序分析(STA); 验证; FPGA; 时序约束; 时序收敛;

D O I：

暂无

中图分类号：

TN791 [];

学科分类号：

摘要：

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。针对时序不满足的情况,提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用。实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务。

引用

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