可任意设定计算精度的整数除法器的VHDL设计

被引：7

作者：

朱卫华

郑留平

机构：

[1] 南华大学电气工程学院

来源：

关键词：

整数除法; VHDL; 有限状态机; 精度;

D O I：

10.19652/j.cnki.femt.2008.02.008

中图分类号：

TN402 [设计];

学科分类号：

080903 ; 1401 ;

摘要：

提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。

引用

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