实用快捕数字锁相环

<正> 锁相环（PLL）能从受噪声干扰的输入信号中提取相干信息,因此广泛应用于数字通信、雷达、遥测等领域中。近来,数字锁相环（DPLL）因便于采用数字集成电路,装配调试方便,而得到了迅速发展。本文介绍的是用于四相数字移相键控（QPSK）调制器中,作位定时提取用的数字锁相环。它能较好地解决锁相环设计中的一对基本矛盾:捕捉时间要短（即捕捉带宽大）,抗噪声性能要好（即相位抖动小）。在介绍电路组成前,先回顾一下一般数字锁相环的组成和工作原理。数字锁相环框图如图1所示,输入信号经“过零检测”后形成一个窄脉冲序列 I′_n,它与本地产生的钟脉冲序列 Q_分在鉴相器中进行相位比较。如 Q_分超前 I′_n,