基于复杂可编程逻辑器件及用VHDL语言编程的数字频率计的设计

在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本课题的数字频率计设计，采用自上向下的设计方法，用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。一块复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在MAX+PLUSⅡ平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。在AT89C51单片机控制下，当打开闸门信号时，被测信号经过放大、整形后与系统提供的50MHz基准时钟信号同时送入CPLD的两个输入端计数，当闸门信号关闭时，CPLD内的两套32位计数器同时停止计数，单片机将计数器的计数值分为四次读入其内存进行运算处理，并将结果输出显示。通过对8只按键的选择，该系统除了能够测试输入信号的频率外，还可以测方波信号宽度及高、低电平的占空比。AT89C51单片机内含128字节RAM和4K字节快闪存储器(Flash Memory)，因此，全部控制程序可装入单片机。系统将单片机AT89C51的控制灵活性及CPLD芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高， 芬 笋育羚一牛一i几 测频范围宽、精度高等优点。本文详细论述了系统自上而下的设计方法及各部 分硬件电路组成及单片机、CPLD的软件编程设计。