异步乘法器关键技术研究与实现

异步集成电路由于采用握手协议产生各流水段局部时钟,取代了同步集成电路中的全局时钟,从而自然的解决了同步集成电路中时钟漂移、功耗偏高等问题,并且可以获得平均情况下的性能,具有较好的可重用性和鲁棒性。目前,异步集成电路的研究已成为国际上的研究热点。 本文首先在分析传统的设计方法学的基础上,提出了一种基于宏单元的异步集成电路设计方法学。目前异步集成电路设计面临的主要问题之一是缺乏良好的设计方法学。为了以新颖的电路结构实现异步集成电路中的特殊功能,一般的异步集成电路设计都采用全定制的方法,设计效率不高。基于宏单元的异步集成电路设计方法学,整合目前主流EDA工具,将全定制的电路结构自动映射为与标准单元库兼容的宏单元版图结构,既能实现新颖的电路结构,又能快速的进行版图实现。 本文采用基于宏单元的异步设计方法学,设计实现了一款32位异步乘法器。该异步乘法器包括数据通路模块、控制通路模块和接口模块。该异步乘法器采用8位Booth译码乘法算法,在数据通路上采用3级循环流水结构,并采用4-2压缩模块以提高乘法速度。在对已有的握手协议进行分析比较的基础上,本文提出了一种冗余四段握手协议(RFLC),设计实现了其控制器并用于控制通路模块。为了简化设计,在控制通路上采用了匹配延迟的策略。本文还设计实现了外围接口模块,采用四段握手协议的方式与外围同步电路进行交互。在华虹NEC 0.35μm工艺下,本文采用新颖电路结构对电路中的4-2压缩单元,全加器以及控制通路进行了全定制,并最终对整个异步乘法器IP核进行了版图实现。最后,对该异步乘法器进行了性能测评,并给出了分析结果。实际的测评结果表明,在全流水模式下,异步流水线的性能要略低于同步流水线,但是在非流水模式下,异步流水线具有一定的性能优势。 本文完成的工作主要是提出了一种基于宏单元的异步集成电路设计方法学,并探索出一套高效的异步集成电路设计流程,在该流程下实现了一款32位异步乘法器,并对其进行了性能测评。