高速LVDS收发器的研究与设计

低压差分信号LVDS(Low Voltage Differential Signal)是一种用于高速信号传输的国际通用接口标准。LVDS因具有高速度、低功耗、低噪声、低成本等优点,在解决高速数据传输这个瓶颈问题上得到了广泛的应用。而随着信息技术的飞速发展,对更高数据率和长距离传输的要求也越来越明显。因此如何实现Gbps的数据率和几十米的传输距离成了LVDS传输的一个新的技术难点和研究热点。 在这样的背景下,本项目对数据率2Gbps、传输距离达10m的LVDS收发器进行了研究设计。项目的目的是设计一个内置PLL和带隙的符合以上要求的LVDS收发器芯片。 本文对其驱动器和接收器进行了深入的研究。在驱动器电路设计中使用共模反馈保证其差模输出电平符合LVDS标准;在偏置电路部分采用一种高稳定性CMOS工艺的带隙基准电压源电路,并引入CMOS工艺的低压降线性稳压器给芯片提供稳定标准电源;接收器部分的前端电路设计中,本文在分析信号的传输特性基础上深入地研究了均衡器技术,并设计用于接收器的模拟自适应均衡电路;最后本文对高速芯片中不容忽视的ESD保护设计做了研究,并分析了LVDS中的失效保护问题。对于项目中包括的数据恢复电路(CDR)、PLL、DLL等电路,因为有项目组另外同学专门研究并撰写论文,所以没有加以介绍。 芯片采用TSMC 0.25μm、3.3V、1P5M工艺。按照计划,整个项目还需要一年可以全部完成。