A 60-NS 16-MBIT DRAM WITH A MINIMIZED SENSING DELAY CAUSED BY BIT-LINE STRAY CAPACITANCE

被引：4

作者：

CHOU, S

TAKANO, T

KITA, A

ICHIKAWA, F

UESUGI, M

机构：

来源：

IEEE JOURNAL OF SOLID-STATE CIRCUITS | 1989年 / 24卷 / 05期

关键词：

D O I：

10.1109/JSSC.1989.572575

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

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页码：1176 / 1183

页数：8

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共 3 条

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