VLSI中加法器的一种高效自测试设计

被引：3

作者：

肖继学

陈光

谢永乐

机构：

[1] 电子科技大学自动化学院

来源：

计算机辅助设计与图形学学报 | 2007年 / 11期

关键词：

VLSI; 加法器; 自测试; 测试生成; 故障;

D O I：

暂无

中图分类号：

TN407 [测试和检验];

学科分类号：

080903 ; 1401 ;

摘要：

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.

引用

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