DSP数据通路基于累加器测试的结构可测性设计

在综述VLSI结构可测性设计方法的基础上,提出了DSP数据通路基于累加器测试的结构可测性设计方案:利用选择器或三态门实现电路测试、工作模式的切换;在测试模式时,电路中的寄存器复用为扫描链以完成测试矢量的传送从而提高电路的可测试性能。基于本方案的FFT处理器、IIR滤波器、DF-FPDLMS自适应滤波器的数据通路的可测性设计,若忽略数据线延迟,其关键路径仅比原来的分别增加了1、2、0倍的选择器或三态门门延迟。实验表明,若字宽、阶数均为8,它们所需额外硬件开销分别为原来的5.416%、4.969%、4.783%,关键路径分别增加了1.839%、2.382%、0.036%。结果表明,该方案通用性好,扩展性强,额外硬件开销小,几乎不会影响原电路的性能。