RS(255,223)编译码器的设计与FPGA实现

被引：13

作者：

向征

刘兴钊

机构：

[1] 上海交通大学电子工程系

来源：

电视技术 | 2006年 / 11期

关键词：

RS码; Eculid算法; FPGA芯片; 有限域乘法/求逆器; 高清晰度电视;

D O I：

10.16280/j.videoe.2006.11.005

中图分类号：

TN762 [编码器];

学科分类号：

080508 [光电信息材料与器件];

摘要：

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器。编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构。同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用。

引用

页码：17 / 19+31 +31

页数：4

共 6 条

[1]

RS(255,223)译码器的设计与FPGA实现 [J].

严来金 ;

李明 ;

王梦 .

微计算机信息, 2005, (01) :148-149

[2]

RS译码的Euclid算法及其FPGA实现 [J].

张辅云 ;

葛建华 .

中国有线电视, 2003, (14) :6-9

[3]

RS编码器的CPLD实现 [J].

马红学 ;

刘青 .

电视技术, 2002, (10) :52-54

[4]

RS码的时域编码/频域译码技术 [J].

侯正信 ;

胡浩 .

电视技术, 2002, (01) :32-34

[5]

RS(255,223)码编码器设计与CPLD实现 [J].

王进祥 ;

张乃通 ;

叶以正 .

微电子学, 1999, (05)

[6]

GF(2～8)上快速乘法器及求逆器的设计 [J].

王进祥 ;

毛志刚 ;

叶以正 .

微电子学, 1998, (05)

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