基于FPGA-IP Core的64阶FIR滤波器的设计

被引：7

作者：

赵颖 ^{[1
]}

刘祖深 ^{[2
]}

机构：

[1] 中北大学电子测试技术重点实验室

[2] 中国电子科技集团第四十一研究所

来源：

国外电子测量技术 | 2013年 / 32卷 / 03期

关键词：

数字滤波器; FIR滤波算法; Verilog HDL; 现场可编辑门阵列(FPGA); ISE;

D O I：

10.19652/j.cnki.femt.2013.03.018

中图分类号：

TN713.7 [];

学科分类号：

摘要：

在电子信息技术迅猛发展的当代,基于专用集成芯片的传统模拟开发模式已渐渐不能跟上无线电通信技术的前进脚步,宽带化和数字化成为时下电子技术的主流[1]。本设计充分利用FPGA的强大功能及有限冲击波响应线性相位的优势,在ISE软件环境下,通过Verilog HDL这款硬件描述语言来进行高速FIR数字滤波器的逻辑设计。仿真结果表明结果符合理论期望值,验证了此种优化的滤波器方法先进、工作速度快,更能大大地节省硬件资源,所以总体性能优于传统方式的FIR滤波器。

引用

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页数：5

共 10 条

[1]

基于FPGA-IP核的数字信号发生器的设计.[A].钱伟康;谢灵军;钱建秋;王力;.全国第二届信号处理与应用学术会议.2008,

[2] 基于FPGA的高速数据处理系统设计 [J].