多FPGA设计的时钟同步

被引：5

作者：

宋威 ^{[1
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方穗明 ^{[1
]}

姚丹 ^{[2
]}

张立超 ^{[2
]}

钱程 ^{[2
]}

机构：

[1] 北京工业大学电子信息与控制工程学院

[2] 北京工业大学北京市嵌入式系统重点实验室

来源：

计算机工程 | 2008年 / 07期

关键词：

现场可编程逻辑门阵列; 时钟偏差; 延迟锁相环;

D O I：

暂无

中图分类号：

TN791 [];

学科分类号：

080902 ;

摘要：

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

引用

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