一种FPGA中可编程逻辑块结构的研究与设计

随着专用集成电路(ASIC)掩膜成本的不断增加,加之如果出现设计错误,则必须承担的市场投放带来的风险,具有可重复编程能力的现场可编程门阵列(FPGA)器件得到了越来越广泛的应用。本文主要针对FPGA中的CLB单元,寻找一种高性能的CLB实现方法。课题源于国家重大专项,目的是利用本设计的CLB单元搭建目标100万门FPGA芯片,并采用TSMC 1P8M的标准CMOS工艺实现。 本文采用正向设计方法,研究了CLB结构中各组成模块的实现结构,提出了一种高效且节省电路资源的CLB实现结构。并对CLB的设计结构,进行了各种类型逻辑功能的数字及模拟仿真,以及对传输特性参数的验证,保证了本设计实现的CLB单元不仅具备良好的电路特性,而且能够实现逻辑功能的高覆盖率。 通过借鉴国内外FPGA产品的设计思想,着重研究CLB结构的发展趋势,及决定其电路功能和特性的主要因素,合理划分CLB单元,采用当前技术背景下能够实现的最优组成结构,并对各组成结构分别进行优化,以求获得最佳的电路特性,例如,对CLB中的查找表电路,针对性处理传统结构中会出现的电荷共享问题;以及提出了一种可编程寄存器的简化结构,大大节省电路面积同时,保证了基本的时序逻辑能力及较低路径延时。 经过版图设计和验证的CLB单元,通过模块拼接,实现了百万门级的一款FPGA芯片的构建,通过对整体电路的全仿真测试,基本保证了经过互连构成的CLB阵列能够使FPGA具备丰富高效的可编程逻辑功能实现能力。