基于VHDL语言的全同步数字频率计的设计与研究

频率信号具有较强的抗干扰能力,传输起来比较容易,与其他信号相比可以获得较高的测量精度。因此,在电子测量领域中,频率是一个基本而又非常重要的参数,频率测量也成为最重要的测量之一。随着电子测量技术的发展,越来越多的高频或超高频信号器件被广泛应用于生产生活中,原有的频率计已不能满足测量的需求,这就要求我们研究精度更高、速度更快的频率测量方法。 EDA技术的发展和FPGA等大规模可编程逻辑器件的广泛应用,使设计者利用硬件描述语言(Hardware Description Language)和EDA软件就可以对系统硬件的功能进行设计和重构,使硬件设计软件化,可以像软件编程一样方便快捷。这改变了传统的电子设计方法,也改变了频率计的传统设计方法。 本文详细阐述了几种常用的测频方法的原理和误差。在多周期同步测频法中由于被测信号和实际闸门信号同步,因此消除了被测信号±1个字的计数误差,但基准频率信号±1个字的计数误差仍然存在。在全同步测频法中实现了被测信号、基准频率信号和实际闸门信号的全同步,彻底消除了±1个字的计数误差。全同步的实现方法是实际闸门信号的开启与关闭由检测到的被测信号和基准频率信号的相位同步脉冲控制,当相位同步时计数开始,相位再次同步时计数停止。本频率计采用的是全同步数字测频法并在FPGA可编程逻辑器件上进行设计实现。先根据测频原理框图给出了总体设计方案,然后依据自上而下的设计方法,将频率计的核心即测频部分按照实现功能的不同划分为多个模块,并给出了每一个模块的详细设计方法,并在Quartus II软件环境中进行了仿真。为了使频率计成为完整的频率测量系统,本文还对频率计的附件模块如基准频率信号产生模块、信号整形模块进行了硬件电路设计。本文最后提出了基于SOPC的全同步数字频率计的方案,简单介绍了系统软硬件设计的思想。采用VHDL语言编程、以FPGA为硬件设计载体、基于SOPC集成开发工具的频率计的设计,具有重要的理论意义和实际应用价值。