32×32高速乘法器的设计与实现

被引：9

作者：

李军强 ^{[1
]}

李东生 ^{[1
,2
]}

李奕磊 ^{[1
]}

周志增 ^{[3
]}

机构：

[1] 电子工程学院信息系

[2] 合肥工业大学微电子设计研究所

[3] 部队

来源：

微电子学与计算机 | 2009年 / 26卷 / 12期

关键词：

乘法器; 改进Booth编码; 压缩器; Wallace树;

D O I：

10.19304/j.cnki.issn1000-7180.2009.12.007

中图分类号：

TP332.22 [];

学科分类号：

081201 ;

摘要：

设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.

引用

页码：23 / 26+30 +30

页数：5

共 7 条

[1]

计算机体系结构量化研究方法.[M].(美)JohnL.Hennessy;(美)DavidA.Patterson著;.机械工业出版社.2002,

[2] 16×16快速乘法器的设计与实现 [J].