基于高速串行ADC的并行采集模块设计

串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域。基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现、串行数据的传输与处理、DDR模式下1∶8串并转换器在FPGA平台中的设计与实现,并介绍了高速串行ADC芯片的工作模式。结果表明,采用Xilinx Spartan-6系列的ISERDES2模块设计的串并转换器最终达到了16 Gbit/s的串行数据吞吐量,满足了设计要求。