PLATE-NOISE ANALYSIS OF AN ON-CHIP GENERATED HALF-VDD BIASED-PLATE PMOS CELL IN CMOS DRAMS

被引：6

作者：

LU, NCC

CHAO, HH

HWANG, W

机构：

来源：

关键词：

D O I：

10.1109/JSSC.1985.1052468

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

页码：1272 / 1276

页数：5

共 7 条

[1] CHAO H, 1983, IBM TJ WATSON CTR IN
[2] A 34-MU-M2 DRAM CELL FABRICATED WITH A 1-MU-M SINGLE-LEVEL POLYCIDE FET TECHNOLOGY
CHAO, HH
DENNARD, RH
TSAI, MY
WORDEMAN, MR
CRAMER, A
[J]. IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1981, 16 (05) : 499 - 505
[3] CHWANG R, 1983, P IEEE ISSCC, P56
[4] DESIGN PARAMETERS OF THE HI-C DRAM CELL
ELMANSY, YA
BURGHARD, RA
[J]. IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1982, 17 (05) : 951 - 956
[5] HALF-VDD BIT-LINE SENSING SCHEME IN CMOS DRAMS
LU, NCC
CHAO, HH
[J]. IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1984, 19 (04) : 451 - 454
[6] SHIMOTORI K, 1983, P IEEE ISSCC, P228
[7] TAYLOR R, 1985, P IEEE ISSCC, P242