PLATE-NOISE ANALYSIS OF AN ON-CHIP GENERATED HALF-VDD BIASED-PLATE PMOS CELL IN CMOS DRAMS

被引:6
作者
LU, NCC
CHAO, HH
HWANG, W
机构
关键词
D O I
10.1109/JSSC.1985.1052468
中图分类号
TM [电工技术]; TN [电子技术、通信技术];
学科分类号
0808 ; 0809 ;
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页码:1272 / 1276
页数:5
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