A 34-NS 1-MBIT CMOS SRAM USING TRIPLE POLYSILICON

被引：11

作者：

WADA, T

HIROSE, T

SHINOHARA, H

KAWAI, Y

YUZURIHA, K

KOHNO, Y

KAYANO, S

机构：

来源：

IEEE JOURNAL OF SOLID-STATE CIRCUITS | 1987年 / 22卷 / 05期

关键词：

D O I：

10.1109/JSSC.1987.1052806

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

页码：727 / 732

页数：6

共 6 条

[1]

ICHINOSE K, 1986, IEEE J SOLID STATE C, V21, P686

[2] A 10-MU W STANDBY POWER 256K CMOS SRAM [J].

KOBAYASHI, Y ;

EGUCHI, H ;

KUDOH, O ;

HARA, T ;

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[3] A LOW-POWER 46 NS 256 KBIT CMOS STATIC RAM WITH DYNAMIC DOUBLE WORD LINE [J].

SAKURAI, T ;

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[4] A 45-NS 256K CMOS STATIC RAM WITH A TRI-LEVEL WORD LINE [J].

SHINOHARA, H ;

ANAMI, K ;

ICHINOSE, K ;

WADA, T ;

KOHNO, Y ;

KAWAI, Y ;

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[5]

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[6] A 256K CMOS SRAM WITH VARIABLE IMPEDANCE DATA-LINE LOADS [J].

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YASUI, T ;

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IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1985, 20 (05) :924-928

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