一种基于Multi-Point CTS的芯片时钟设计优化方法

被引：0

专利类型：

发明

申请号：

CN202411839631.2

申请日：

2024-12-13

公开(公告)号：

CN119783627B

公开(公告)日：

2025-09-12

发明(设计)人：

周康

申请人：

芯凌特（苏州）半导体有限公司

申请人地址：

215000 江苏省苏州市高新区狮山街道金山东路78号1-2幢Z101室B219

IPC主分类号：

G06F30/396

IPC分类号：

G06F30/327 G06F30/3315

代理机构：

苏州前哨站知识产权代理事务所(普通合伙) 32858

代理人：

刘坤

法律状态：

授权

国省代码：

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法律状态

法律状态公告日	法律状态	法律状态信息
2025-09-12	授权	授权
2025-04-25	实质审查的生效	实质审查的生效IPC(主分类):G06F 30/396申请日:20241213
2025-04-08	公开	公开

共 50 条

[1]

一种基于Multi-PointCTS的芯片时钟设计优化方法 [P].

周康 .

中国专利 :CN119783627A ,2025-04-08

[2]

一种基于串口通信校准芯片时钟的方法及装置 [P].

王锐 ;

莫军 .

中国专利 :CN120256363B ,2025-10-31

[3]

一种基于串口通信校准芯片时钟的方法及装置 [P].

王锐 ;

莫军 .

中国专利 :CN120256363A ,2025-07-04

[4]

基于区域时钟的优化FPGA芯片布局的方法 [P].

蒋中华 ;

黄攀 ;

吴鑫 ;

靳松 .

中国专利 :CN105680848A ,2016-06-15

[5]

一种芯片设计版图优化方法 [P].

刘钢 ;

曾剑敏 .

中国专利 :CN119089853A ,2024-12-06

[6]

一种基于早期时钟树综合的时序优化方法 [P].

孙希延 ;

江富荣 ;

纪元法 ;

梁维彬 ;

白杨 ;

贾茜子 .

中国专利 :CN118569196A ,2024-08-30

[7]

一种芯片物理设计的距离布线优化方法和装置 [P].

赵强 ;

郑军 .

中国专利 :CN115659901A ,2023-01-31

[8]

一种基于布线轨道的SoC芯片供电带设计优化方法 [P].

侯立刚 ;

梁倩 ;

汪金辉 ;

彭晓宏 ;

耿淑琴 ;

张仕尔 .

中国专利 :CN106250596A ,2016-12-21

[9]

一种用于晶振快速启动的半导体芯片时钟电路 [P].

杨海涛 ;

梁良 ;

赵柏 ;

张雪 ;

周燕 .

中国专利 :CN214544258U ,2021-10-29

[10]

一种基于用户行为数据的UI设计优化方法、设备及介质 [P].

范世梅 ;

薛兵 ;

单震 .

中国专利 :CN118778958A ,2024-10-15

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